𝓗𝓐𝓡𝓘𝓢 𝓗𝓔𝓝𝓓𝓡𝓐 𝓤𝓛𝓨𝓐: LAPORAN AKHIR 1 MODUL 3

[menuju akhir]

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian

4. Prinsip Kerja

5. Video Percobaan

6. Analisis

7. Download

Laporan Akhir 1
Modul 3

1. Jurnal[Kembali]

Gambar 1. Jurnal Percobaan 1 Modul 3

2. Alat dan Bahan[Kembali]

1. Alat

a.. Jumper

Gambar 2. Jumper

b.Panel DL 2203D

c.Panel DL 2203C

d.Panel DL 2203S

Gambar 3. Modul De Lorenzo

2. Bahan

a. IC 74Ls112(JK filp flop)

Gambar 4. IC 74LS112

b. IC 7404

Gambar 5. IC 7404

c. IC 7432

Gambar 6. IC 7432

b. Power DC

Gambar 7. Power DC

c. Switch (SW-SPDT)

Gambar 8. Switch

d. Logicprobe atau LED

Gambar 9. Logic Probe

3. Rangkaian[Kembali]

Counter Asyncronous disebut juga Ripple Through Counter atau Counter Serial (Serial Counter), karena output masing-masing flip-flop yang digunakan akan bergulingan (berubah kondisi dan “0” ke “1”) dan sebaliknya secara berurutan atau langkah demi langkah, hal ini disebabkan karena hanya flipflop yang paling ujung saja yang dikendalikan oleh sinyal clock, sedangkan sinyal clock untuk flip-flop lainnya diambilkan dan masing-masing flip-flop sebelumnya.

Gambar 10. Rangkaian Proteus

Gambar 11. Gambar Rangkaian Percobaan 1 Modul 3

4. Prinsip Kerja[Kembali]

Pada rangkaian ini kita menggunakan JK Flip Flop, Logicprobe, dan Saklar SPDT

Rangkaian dibuat secara asinkronus counter karena hanya flip flop pertama yang clock nya langsung dikendalikan oleh sinyal clock, sedangkan yang lain bergantung pada output pada flip flop sebelumnya.
Input J dan K pada semua flip flop dihubungkan ke VCC dan input CLK flip flop disesuaikan seperti pada gambar.
Keadaan awal semua nilai adalah 0, ketika clock diberikan ke flip flop 1, terjadi falltime dan ouput berubah dari 0 ke 1, untuk ouput kedua karena masukan adalah 1, tidak terjadi perubahan, maka tetap 0, begitupun seterusnya hingga counter terjadi

5. Video Percobaan[Kembali]